1. D触发器电路
D触发器类型：
异步复位（FDCE）
异步置位（FDPE）
同步复位（FDRE）
同步置位（FDSE）
D触发器的功能：
1、在外加信号的作用下，可以从一种稳定的状态转换到另一种稳定的状态（0到1或者1到0）。
2、在一定的条件下，可以维持一个稳定的状态（0或1）保持不变。
3、出现脉冲边沿，才将信号输出（输入等于下一时刻的输出 ），用于时序电路；
4、在两个脉冲边沿中间，输出状态保持不变，可以用来在信号传输过程中，防止外来信号的干扰。
2. D触发器电路设计
d触发器芯片有:
74HC74 74LS90 双D触发器74LS74
74LS364八D触发器（三态）
7474、74 H74、74F74、74ALS74、74L74、74LS74A、74S74、74HC73、74C74双D型正沿触发器（带预置和清除端）
74174、74LS174、74F174、74ALS174、74S174、74HC174、74C174 六D型触发器（带清除端）
74175、74LS175、74F175、74ALS175、74S175、74HC175、74C175 四D型触发器（带清除端）
74273、74LS273、74S273、74F273、74ALS273、74HC273 八D型触发器（带清除端）
74LS364 八D触发器（三态）
74LS377、74F377、74S3777 八D 触发器
74LS378、74F378、74S378、74HC378 六D 触发器
74LS379、74F379、74S379、74HC379八D 触发器
3. D触发器电路原理
D触发器
触发器（英语：Flip-flop, FF，台湾译作正反器），学名双稳态多谐振荡器（Bistable Multivibrator），是一种应用在数字电路上具有记忆功能的循序逻辑组件，可记录二进位制数字信号“1”和“0”。触发器是构成时序逻辑电路以及各种复杂数字系统的基本逻辑单元。触发器的线路图由逻辑门组合而成，其结构均由SR锁存器派生而来（广义的触发器包括锁存器）。触发器可以处理输入、输出信号和时钟频率之间的相互影响。
4. D触发器电路符号图
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。
对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
5. d触发器电路图
因为D触发器受控于CP脉冲，也就是说受控于时钟脉冲，或者CP的上升沿或者CP的下降沿触发，所以称为时序电路
6. D触发器电路构成的同步减法计数仿真电路
方法：使用清零端和置数端都行，比如8进制计数器，可以把Q3非，Q2，Q1，Q0接与非门后接到清零端；如果是多位如24，就用两个160，将个位的进位端接到十位的EP，ET端。 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。
7. D触发器电路结构
d触发器由ttl与非门电路构成。
8. D触发器电路原理图
CP D Q^(n+1) ↑ 0 0 ↑ 1 1 在CP脉冲的上升沿（或者下降沿）的作用下，把D端的数据打入D触发器，
9. D触发器电路分析
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
因此，D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种，前者在CP(时钟脉冲)=1时即可触发，后者多在CP的前沿（正跳变0→1）触发。
D触发器的次态取决于触发前D端的状态，即次态=D。因此，它具有置0、置1两种功能。
对于边沿D触发器，由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。
10. D触发器电路符号
D触发器：Qn+1=D，Qn为现态，变成次态的状态下为Qn+1，Qn+1又会成为新的Qn。在边沿触发器的逻辑符号中，在C1端加上了动态符号——一个箭头，说明触发器只对时钟的上升沿响应，如果再在动态符号前面加上一个圆圈，则表示触发器只对时钟的下降沿响应。
输入端D前面标有一个“1”，表示这个输入端受时钟信号的影响，而在置一端和置零端S和R的前面没有标注1，说明这两个输入端不受时钟信号的影响，也就是说他们是异步置一和异步置零端。